YUY-C12 創新型自設計計算機體系結構開發實驗平臺

一、創新型自設計計算機體系結構開發實驗箱實驗平臺架構與特點

1、*基于FPGA/CPLD的模塊架構，結構支持USB的GPIF高速傳送，組成如下：

1）USB設備開發與接口模塊：包含USB核心器件CY7C68013(含8051內核)、串行EEPROM 24LC01B 、SRAM HY62WT081E、EPM3064ATC100、數據總線開關 SN74CB3Q3245、鎖存器 74VHC373、方口USB接口。

2）平臺接口控制用CPLD模塊：包含EPM3512AQC208主芯片、備頻器DS1080L、JTAG下載接口等。

3）CPU或IP Core用FPGA模塊：包含核心器件EP1C12Q240C8、配置芯片EPCS4、JTAG下載接口等。

4）主存模塊4MB SRAM，由8片512K SRAM 62V8400A 組成，1MB Flash放BIOS或TOS，由AM29LA800BT組成。

5）外圍接口開發用CPLD模塊：含EPM1270T144C4和JTAG下載接口等。

6）CPU-BUS擴張模塊：含USB雙向差分器MAX3346E、SRAM HY62WT081E

7）以太網接口模塊：含6PT8515、差分驅動器DS90LV011AH和差分接收器DS90LV012AH。

8）串行通信接口：含MAX232電平轉換器和RS232-9接口。

9）GPIF接口：含SRAM HY62WT081E和IDC-40接口。

10）自設計CPU外部接口：含TFT-LCD顯示接口、IDE硬盤接口、LAN接口等。

2、結構靈活，便于擴充，適宜各種不同結構CPU和目標設計

1）*基于FPGA/CPLD的本身使其結構靈活

2）用作CPU/IP Core的FPGA（30萬門）和外圍接口的CPLD使用背板轉插，方便更換和維護。

3）作CPU的FPGA設計了相當的備份信號并留有較多引腳連接。提供頂層調用目標的詳盡描述模板和引腳配置文件。

4）接口控制用CPLD（萬門）模塊邏輯描述開放，增改方便、說明詳盡。

3、控制簡單，操作方便，智能化的控制和檢測功能

1）帶有上位主機的本系統調試debug（WIN2K/XP）軟件，對CPU及其組成的實驗計算機，具有啟、停，程序加載與校驗。

2）在單步、單指、斷點運行時，在CPU的跟蹤回收邏輯配合下，debug將自動跟蹤回收顯示CPU內部寄存器、總線、狀態等信息，可及時發現錯誤。用戶可在CPU的跟蹤回收邏輯里，自己選擇所要看的信息。

3）目標CPU可透明使用PC機的各種外部設備，在連續運行時可通過雙機（主機與目標CPU）通訊（中斷IO方式），輸入實驗計算機所需要的數據，顯示運行數據、結果與狀態。

4） 對數字邏輯或其它系統實驗（包括計算機組成原理與體系結構部件實驗）時，用debug的讀寫存貯菜單，可對CPU/IP Core的FPGA的空間所設計的寄存器進行其輸入數據和參數設置以及讀出目標輸出信息。

4、遠程設計

1） 操作者可以通過網絡的XP遠程桌面進行設計實驗，操作類同，效果一致。

二、創新型自設計計算機體系結構開發實驗箱實驗課程項目

A、《計算機組成原理》與《CPU設計與測試》

① CPU各部件設計實驗

1、譯碼器

2、簡單指令部件（硬布線控制）

3、16位運算器

4、存貯器（用FPGA內SRAM）

5、FIFO先進先出存儲器

6、8位累加器、雙端口8×4累加器

7、16位電位型移位邏輯

8、8級嵌套堆棧

9、程序計數器

10、時序邏輯

11、3態總線等

② CPU設計實驗

1、自定義8位指令系統CPU，指令形式：RISC、CISC、MISC；

2、16位指令8086/86兼容CPU，16-40條或全指令集；

3、MIPS的12-16條、32位簡化兼容CPU。

③ 創新CPU設計(配套提供教師講課內容、實驗文件PPT、學生作業內容和要求、設計參考等整套文檔）

1、LC-3 結構CPU設計流程實驗。

2、LC-3 結構并行流水設計實驗。

B、《數字邏輯》

計數器、數碼管譯碼電路、全加器、分頻與系列波、4位數據漢明校驗、簡化串行通訊等。

C、《計算機體系結構》

① 多CPU、共享存貯器、雙機（M、S）通訊、浮點運算器等設計驗證，外加CPU總線擴張板可做橋路、總線轉換、存貯管理和控制部件、外設總體結構等實驗。

② 外圍設備接口邏輯設計實驗包括IDE、TFT-LCD、LAN、USB、RS232、LPT等。

③ 系統BIOS和TOS實驗。

D、《硬件描述語言》與《高密度可編程器件應用》

VHDL、Verilog、AHD等語言編程設計、仿真與下載驗證實驗。

E、作為科研開發硬件邏輯或IP Core設計或USB設備開發的予驗證和培訓系統

所有實驗目標的設計均使用硬件描述語言Verilog HDL和在系統可編程器件FPGA/CPLD實現。實驗中學生不需要接任何線，專心于設計與驗證調試。

實驗過程：目標的Verilog HDL邏輯描述 → 編譯通過 → 邏輯模擬仿真（手工、模板）驗證 → 在實驗平臺測試下載目標邏輯和測試程序數據測試驗證。

對FPGAD/CPLD編程下載提供頂層調用目標的詳盡描述模板和引腳配置文件，為用戶或設計者提供極大的方便。

如果是CPU設計、體系結構實驗，其提高型還包括C語言編寫的指令仿真機、匯編器或高級編譯器設計，監控程序、BIOS、Tos操作系統設計（可與其它相關課程的實驗配合進行）。

FPGA設計與編程使用Altera的MAX+PlusII10.2、QuartusII4.1-7.2系統。

三、實驗箱配置表

附：使用本實驗箱需配套儀器儀表:萬用表